1.本实用新型涉及一种功率电感结构，体成尤其涉及一种在pcb应用中外形简洁、耦合整体占用空间优化、双电能获得更大转换效率的制作耦合双电感结构。
背景技术：
2.功率电感是体成电子设备中常用的一种元器件，同时也是耦合电路的重要组成元件之一，被广泛应用于各类电路中，双电获得滤波、制作储能、体成匹配、耦合谐振等功用。双电
3.近年来，制作随着人工智能、体成大数据计算、耦合云端服务器、双电自动驾驶技术的不断发展，对硬件设备的性能要求日渐苛刻，尤其对局部功率要求越来越大。而通常情况下ic所输入的电压被设计得越来越低，为满足功率需求，增大电流便成为了电路设计中的不二选择。另一方面，以车用5g通信模块、人工智能终端等电子设备为例，考虑到应用场合的特殊性，在功率电感的产品构思和设计时，其外部尺寸、内部结构等方面均有着较为严格的要求。不仅要考虑对设备内部空间的充分利用，同时在设备内部各种电子元器件紧密排布的前提下，需要将功率电感对其它元器件正常运作所产生的干扰减至最低。
4.综合pcb电子元器件集成的紧缩空间要求和电感器件转化效率、能耗和电磁辐射等性能要求，需要在现有技术的基础上，对其中耦合双电感器件的结构进行全面优化设计，提高产率、良率的同时使其能够适用于各类应用场景中。
技术实现要素：
5.本实用新型的目的旨在提出一种一体成型的耦合双电感，以使其适用于各类服务器/云服务器的gpu外设、pc电脑主板、自动驾驶图像处理系统、矿机或游戏机等高精密度的应用场景。
6.本实用新型实现上述目的的技术解决方案是，一体成型的耦合双电感，其特征在于包括：内磁芯，设为中部成型有槽腔的长方形块体，所述槽腔中设有芯柱体，且内磁芯设有朝长度方向两旁侧开口环抱状的装接槽；初级电感导体，由铜材成型的门型块体，初级电感导体两端设为相平行且适配相容于装接槽的插块，初级电感导体中部设为跨接相连两侧插块的方柱梁；次级电感导体，由带绝缘层的扁平漆包线弯折成型，具有适配包裹所述芯柱体的一组平行插片及其桥接片；以及外封磁壳，由相对内磁芯的同质或同类材料对所述内磁芯、初级电感导体、次级电感导体的预组装体全包裹模压一体成型，且外封磁壳底部对应插块、插片留出接脚窗口。
7.进一步地，所述芯柱体相对内磁芯的表面沉降设置，且沉降的深度大于次级电感导体的厚度。
8.进一步地，所述芯柱体与内磁芯宽度方向的侧壁一体相连，且槽腔沿内磁芯长度方向在芯柱体两侧设为片状的贯通孔，所述插片间隙相容于贯通孔。
9.进一步地，所述次级电感导体的硬度介于50~80hv，且桥接片的宽度小于槽腔的宽度。
10.进一步地，所述外封磁壳的顶面设有对应功率电感规格型号的立体标记层。
11.与现有技术相比，应用本实用新型一体成型的耦合双电感的优点体现如下：通过设计两个电感导体不同的外形及基于内磁芯的内外嵌套装接，再通过外封磁壳实现全包裹封装，所得耦合双电感外形简洁且结构强度均衡，节省了pcb板中电感元器件的占空，提高了器件应用的灵活性。
12.通过优化组装结构，合理布局电感导体在磁芯中的位置，有利于获得更大的转化效率，大大提升了电路的反应速度；同时降低了电感器件的能耗，更环保。
13.通过外封磁壳对两个电感导体的全包裹，能有效抑制电磁辐射对周边电子元器件的信号干扰，从而保障应用场景的运行稳定性；两个电感导体在电感底部成型为线性排列且不相连的接脚，简化了组装工艺。
附图说明
14.图1是本实用新型耦合双电感中内磁芯的立体结构示意图。
15.图2是本实用新型耦合双电感中初级电感导体的立体结构示意图。
16.图3是本实用新型耦合双电感中次级电感导体的立体结构示意图。
17.图4是本实用新型耦合双电感的组装过程及成品透视结构示意图。
具体实施方式
18.以下便结合实施例附图，对本实用新型的具体实施方式作进一步的详述，以使本实用新型技术方案更易于理解、掌握，从而对本实用新型的保护范围做出更为清晰的界定。
19.本实用新型针对现有电子设计中，对电感器件集成度、体积占空、转换效率及可应用场景要求日渐提升，创新提出了一种一体成型的耦合双电感，全方位提升电感器件的应用能力及性能。
20.首先从电感器件结构优化的概述来看，如图1至图4所示，该一体成型的耦合双电感主要由分零件加工定制的内磁芯和两个异形定制的电感导体整装，并一体包裹模压而成。其中内磁芯1设为中部成型有槽腔11的长方形块体，该槽腔11中设有芯柱体12，且内磁芯1设有朝长度方向两旁侧开口环抱状的装接槽13。上述初级电感导体2由铜材成型的门型块体，初级电感导体2两端设为相平行且适配相容于装接槽13的插块21，初级电感导体2中部设为跨接相连两侧插块的方柱梁22；上述次级电感导体3由带绝缘层的扁平漆包线弯折成型，具有适配包裹芯柱体12的一组平行插片31及其桥接片32，其中桥接片的宽度小于两端插片的宽度；此外，上述外封磁壳由相对内磁芯的同质或同类材料模压一体成型，而模压的对象为上述内磁芯1、初级电感导体2、次级电感导体3的预组装体，并将之全包裹，且外封磁壳4底部对应插块21留出接脚窗口42，对应插片31留出接脚窗口41。
21.在四部分完成整体装配下，由内磁芯及其中的初级电感导体相互组合成第一电感；并由同一内磁芯及其中的次级电感导体相互组合成第二电感。由此得到两个电感耦合集成于一体，满足各类gpu、自动驾驶图像处理系统等扩展应用场景所需。
22.更进一步的细化特征介绍如下，如图1所示，上述芯柱体12相对内磁芯1的表面沉降设置，且沉降的深度大于次级电感导体的厚度，以避免组装初级电感导体时两者相接触或顶压影响初级电感导体放平。另外，上述芯柱体12与内磁芯宽度方向的侧壁一体相连，且
槽腔11沿内磁芯长度方向在芯柱体两侧设为片状的贯通孔14，则上述插片31则能够间隙相容于该贯通孔14之中，实现便捷地预组装。
23.上述次级电感导体3虽然为带绝缘层的扁平漆包线，但其硬度需要控制介于50~80hv，以防成型pin脚后变形。
24.在满足加工成型条件及需要规格示意的情况下，在外封磁壳成型过程中还可选设有对应功率电感规格型号的立体标记层。而可选的成型工艺至少包括模压、激光刻印或覆膜等。
25.由于不考虑额外定制片状盖体对完成预组装的内磁芯及电感导体进行封装，且还需要贴合作业，费工耗时。这里选用以预组装体为芯，在定制的模具中填充与内磁芯相同或同类相似的多种粉材进行热压成型，将之一体封装成型。
26.为更好地理解该种耦合双电感的产品成型，以下结合图4所示通过其拼接视角的描述得以进一步理解，具体工艺方案的各步骤详述如下。
27.s1、电感导体加工：包括但不限于采用一种c1100铜带，经裁切、整平、多段弯折及铣削，使之成型为门型块体的初级电感导体。同时用带绝缘层的扁平漆包线弯折成型为第一电感导体，并对其最低端的底面进行剥漆后电镀处理。
28.s2、磁芯加工，设置与预设外形相一致的加工模具，调配成型材料的粉末并装填于加工模具，经过冷压处理、成型脱模及热固化处理，得到磁芯。其中，磁芯的成型材料由金属粉末、绝缘粉末、粘接剂、润滑剂和固化剂混合组成，而金属粉末的选材为cip、fesi、fesial、feni、fesicr、非晶fesicrb、钠米晶中的一种或二种以上混合粉末，且金属粉末的形态为气雾化、水雾化或水气混合合金。而冷压成型的成型压力为4~8t/cm2，而后再在160~180℃烘烤两小时定型。
29.s3、组装，如图4所示，以内磁芯为装配基础，先将次级电感导体对位槽腔插接其中，包裹芯柱体，再将初级电感导体对位装接槽插接其中，完成预组装体。
30.s4、将预组装体装入外封磁壳的成型模具中并立式定位，调配成型材料的粉末（与内磁芯相同或同质接近）并装填于成型模具与预组装体之间的空隙处。再对成型模具施加4~10t/cm2的压力进行热压成型，完成后再在160~200℃下烘烤定型120~150秒，得到耦合双电感的成品。
31.综上关于本实用新型一体成型的耦合双电感的详述可见，较之于传统电感结构，通过设计两个电感导体不同的外形及基于内磁芯的内外嵌套装接，再通过外封磁壳实现全包裹封装，所得耦合双电感外形简洁且结构强度均衡，节省了pcb板中电感元器件的占空，提高了器件应用的灵活性。通过优化组装结构，合理布局电感导体在磁芯中的位置，有利于获得更大的转化效率，大大提升了电路的反应速度；同时降低了电感器件的能耗，更环保。
32.与此同时，通过外封磁壳对两个电感导体的全包裹，能有效抑制电磁辐射对周边电子元器件的信号干扰，从而保障应用场景的运行稳定性；两个电感导体在电感底部成型为线性排列且不相连的接脚，简化了组装工艺。
33.对于本领域技术人员而言，显然本实用新型不限于上述示范性实施例的细节，而且在不背离本实用新型的精神和基本特征的情况下，能够以其他的具体形式实现本实用新型。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本实用新型的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含
义和范围内的所有变化囊括在本实用新型内，不应将权利要求中的任何附图标记视为限制所涉及的权利要求。